Huawei a vorbit mult despre LogicFolding odată cu Kirin 9050 Pro, iar acum avem și imaginea fizică a arhitecturii. Kurnal Insights a publicat die-shot-ul cipului HiSilicon Hi36E0, iar sub microscop se văd cele două bucăți de siliciu suprapuse: una pentru logică, cealaltă pentru SRAM și cache.
Fiecare die măsoară 11,13 × 10,84 mm, adică aproximativ 120,65 mm². Kurnal le listează la exact aceleași dimensiuni și identifică ansamblul drept implementare Logic + SRAM dual-die stacking. Cu alte cuvinte, Huawei nu mai încearcă să înghesuie totul în același plan, ci mută o parte din cip deasupra celeilalte.
Am mai scris despre Kirin 9050 Pro și LogicFolding după prima demontare a lui Mate XT 2, când marcajul Hi36E0 apăruse deja pe cip. Atunci aveam carcasa deschisă și numele tehnologiei. Acum vedem și cum arată efectiv împărțirea în interior.
Huawei încearcă să recupereze prin arhitectură ce nu poate obține încă din litografie
Asta este de fapt povestea lui Kirin 9050 Pro.
Huawei și SMIC nu au acces la aceleași procese de fabricație de ultimă generație pe care TSMC le folosește pentru Apple, Qualcomm sau MediaTek. În loc să aștepte următorul salt de nanometri, Huawei încearcă să scoată mai mult din siliciul disponibil printr-o construcție pe verticală.
Compania confirmă acum câteva cifre care arată cât de agresiv a mers cu ideea:
- densitatea echivalentă urcă de la aproximativ 155 la 238 milioane tranzistori/mm², adică +55%;
- între cele două die-uri există aproximativ 5 milioane de conexiuni;
- lățimea de bandă între ele ajunge la 125 TB/s;
- Huawei susține o reducere cu 30% a latenței pe traseele critice.
Aici e și motivul pentru care formularea „cip de X nanometri” începe să spună tot mai puțin despre ce poate face un procesor modern. Un design 3D bine executat poate scurta conexiunile și poate pune memoria mult mai aproape de logica ce o folosește, chiar dacă tranzistorii în sine nu au făcut un salt spectaculos de proces.
Huawei Mate 90 ne-a dat deja primul exemplu comercial mai larg pentru strategia asta. Mate 90 Pro Max și Mate 90 RS folosesc Kirin 9050 Pro, iar Huawei vorbește despre 9 nuclee CPU / 16 fire de execuție, plus creșteri declarate de 23% la multicore, 40% pentru GPU și 140% pentru NPU față de generația precedentă.
Nu toate detaliile apărute acum au însă aceeași greutate.
Informația că die-ul de logică ar fi produs pe SMIC N+3, iar cel de SRAM pe N+2 circulă prin surse din industrie și este atribuită contului Taog_1575. Kurnal confirmă structura cu două die-uri și fabricația SMIC, dar pagina sa publică nu atribuie separat N+3 și N+2 celor două straturi. Huawei nici atât. Prin urmare, partea aceasta rămâne neconfirmată oficial.
Dacă se confirmă, alegerea are logică și din punct de vedere economic: nu ai nevoie neapărat de cel mai nou proces pentru SRAM, iar separarea lui de logica principală permite folosirea unor procese diferite acolo unde chiar merită.
Există însă și factura de plătit. Două die-uri mai mici pot ajuta randamentul pe wafer, dar bonding-ul vertical, alinierea și packaging-ul devin mai complicate. Cu cât ai mai multe conexiuni între straturi, cu atât toleranțele de fabricație devin mai dure.
Huawei pare dispusă să accepte complicația pentru a evita plafonul impus de litografie. Încă din primăvară scriam că Kirin 9050 urma să treacă de 3 GHz, dar frecvența era doar o parte din poveste. Saltul mai mare a venit până la urmă din felul în care compania a împachetat logica și memoria.
Die-shot-ul publicat acum nu demonstrează singur că Huawei a recuperat diferența față de cele mai bune cipuri TSMC. Demonstrează însă ceva mai concret: LogicFolding există fizic exact în forma descrisă de companie, cu două die-uri suprapuse, nu doar într-un slide de prezentare.
